آیبیام به تازگی گره پردازشی 0.7 نانومتری خودش رو با معماری جدیدی به اسم 3D NanoStack معرفی کرده که اولین تکنولوژی لاجیک CMOS زیر ۱ نانومتر تو دنیا به حساب میاد.
تو این طراحی، IBM مسیر ترانزیستورهای بعد از معماری GAA رو با استفاده از ساختار CFET تغییر داده و ترانزیستورهای نانوشیت رو به صورت عمودی روی هم استک کرده. نکته کلیدی مهندسی این پروژه اینه که برای بهینهسازی پرفورمنس، ترانزیستورهای NMOS و PMOS روی ویفرهای جداگانهای پروسس میشن که در صفحات کریستالی متفاوتی برش خوردن و در نهایت با یه تکنولوژی اختصاصی Device-scale Wafer Bonding به هم متصل میشن.
این معماری چگالی خیرهکننده ۶۶۶ میلیون ترانزیستور در هر میلیمتر مربع رو فراهم میکنه، یعنی میشه نزدیک ۱۰۰ میلیارد ترانزیستور رو روی یه چیپ به اندازه ناخن جا داد. طبق دادههای IBM، این نود در مقایسه با گره ۲ نانومتری قبلیشون، تا ۵۰ درصد پرفورمنس بالاتر یا ۷۰ درصد مصرف انرژی کمتری داره و اسکیلینگ ۵۰ درصدی برای لاجیک و ۴۰ درصدی برای SRAM ایجاد میکنه. این کاهش ابعاد چشمگیر SRAM مخصوصاً برای پردازشهای سنگین هوش مصنوعی که همیشه درگیر گلوگاه حافظه هستن به شدت ارزشمنده.
البته این معرفی فعلاً در حد یه پروتوتایپ آزمایشگاهی موفق تو مرکز تحقیقات آلبانیه و با یه پروسه تولید انبوه فاصله داره. با توجه به چالشهای راهاندازی خطوط و فرآیند لایسنس کردن این پترنها برای فاندریهایی مثل TSMC، رسیدن این معماری به سیلیکون تجاری احتمالاً حداقل تا سالهای ۲۰۳۰ یا ۲۰۳۱ زمان میبره.
📡openpcb
31
8June 26, 2026 3.2K 7 47
